电子与封装

Electronics & Packaging


封装、组装与测试

  • 铜复合材料功率外壳钎焊失效分析与改进

    谢新根;程凯;申艳艳;李鑫;

    通过对铜复合材料功率外壳钎焊失效案例的分析,发现国内业界在热沉加工过程中存在的不足,如采用了砂纸打磨、氧化铝喷砂等工艺,导致外壳存在可靠性隐患,也直接导致该类外壳热沉表面粗糙度大(正常为~1.6μm,失效批次为~2.6μm),与进口热沉表面粗糙度(~0.55μm)存在较大差异。如对热沉加工提出要求,热沉的表面粗糙度可改善至~0.7μm,将大幅提升外壳的一致性和可靠性。

    2018年05期 v.18;No.181 1-4页 [查看摘要][在线阅读][下载 1365K]
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  • 测试成本的挑战及对策

    章慧彬;

    集成电路制造流程极其复杂,包括设计、制造、封装、测试、可靠性等,每个环节都极易引入缺陷,因此每一件半导体产品在交付客户之前都必须经过极为严苛的测试过程,以排除任何可能的缺陷。大量的测试需求使得测试成本越来越高。寻求一种测试方法既能保证芯片质量和可靠性,又能有效控制测试成本,是当前降低测试成本面临的主要挑战。从测试经济学、集成电路产业链发展对测试成本的影响以及可测性设计技术三个方面,介绍了测试成本的挑战和应对措施。

    2018年05期 v.18;No.181 5-7+11页 [查看摘要][在线阅读][下载 1479K]
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  • FPGA测试压缩技术研究

    解维坤;陈龙;黄晋;肖艳梅;

    随着FPGA规模不断增大,配置码越来越大,配置时间也越来越长,因此降低测试时间、提高测试效率具有十分重要的意义。主要从位流压缩和向量加载角度出发,研究了基于多帧写FPGA位流压缩、基于ATE的X模式和Multiport方式的测试压缩等多种测试压缩方法。以Xilinx公司Virtex-5系列FPGA-XC5VLX155T为例进行了测试验证。测试结果证明,采用测试压缩方法可使单颗FPGA的测试时间至少节省25.5 s,这些方法可大大降低对测试系统向量空间的需求,缩短FPGA的测试配置时间、提高测试效率,同时对其他类型数字电路的测试也有借鉴作用。

    2018年05期 v.18;No.181 8-11页 [查看摘要][在线阅读][下载 1711K]
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  • 一种基于应用模式的DSP测试技术

    武乾文;奚留华;郭晓宇;

    随着集成电路技术的飞速发展,DSP广泛应用于视频和通信领域,包括移动蜂窝网络和宽带无线基站以及国防军事装备。为筛选出合格的元器件,其测试技术得到重视及研究。简要介绍了DSP的重要组成部分,提出一种基于应用模式的DSP测试方法。研究使用测试机代替实装测试板测试的新方法,使用测试机代替Flash向DSP电路灌入相应程序,将实装功能测试部分移植到测试机上实现,同时可以在测试机上实现一些简单的直流参数测试。最后通过代码指令解读,可以全面掌握TI公司TMS320C6000系列DSP电路的程序加载过程,实现正向开发TI公司TMS320C6000系列DSP电路测试代码。

    2018年05期 v.18;No.181 12-14+22页 [查看摘要][在线阅读][下载 2133K]
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  • 基于Virtex5的FPGA全覆盖五倍线确定性布线测试

    李光;谢达;董宜平;胡凯;

    确定性布线可根据测试要求,对特定的线段进行特定布线,是一种有效的FPGA互联资源测试方法。提出一种基于Virtex5的全覆盖五倍线确定性布线方法,该方法采用脚本生成XDL语言,对Virtex5的五倍线进行全覆盖全局布线,然后进行FPGA配置,施加测试向量,从而对固定故障或者桥接故障进行测试。同时给出了基于V5LX330的测试结果。

    2018年05期 v.18;No.181 15-18页 [查看摘要][在线阅读][下载 1672K]
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  • 一种高效的熔丝并行修调方案

    吴熙文;

    介绍了圆片测试中一种针对多工位测试的高效熔丝并行修调方案。并行修调方案相对于传统的串行修调大幅度缩减了时间,平均效率提升在30%~50%之间。按照产品特点,所需熔断的熔丝数越多、工位数越多,并行修调方案的效率提升越明显。并行修调方案可行、可靠、稳定、高效,可替代传统串行修调方案,节约生产成本,提升行业竞争力。

    2018年05期 v.18;No.181 19-22页 [查看摘要][在线阅读][下载 2014K]
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电路设计

  • 一种基于最小量化误差流水线ADC校准算法

    牛胜普;唐鹤;李泽宇;陈科全;彭析竹;张波;

    现代高速高精度流水线ADC往往需要校准算法辅助工作。高速高精度流水线ADC中运算放大器无法同时满足信号建立速度和建立精度的要求,往往会牺牲信号建立精度以保证建立速度,从而使得流水线ADC关键模块乘法数模转换器(MDAC)产生增益误差。基于流水线ADC最小量化误差原理,通过逐级搜索流水线ADC每级增益使得流水线ADC总量化误差达到最小,从而使流水线ADC有效位数(ENOB)最大,完成校准。基于流水线ADC最小量化误差校准算法应用于一款14 bit 250 Msps的流水线ADC,经校准后流水线ADC ENOB可达13.20 bit,信噪失真比(SNDR)可达81.23 dB,无杂散动态范围(SFDR)可达87.99 dB。

    2018年05期 v.18;No.181 23-27页 [查看摘要][在线阅读][下载 2137K]
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  • 基于APB总线的SPI接口设计与实现

    刘梦影;王芬芬;

    基于高性能外设总线(APB,Advance Peripheral Bus)接口,设计了一个支持多样化工作模式和通信格式的SPI接口。为实现高速通信,该SPI采用一个复用移位寄存器。用硬件描述语言Verilog HDL设计并实现了SPI模块。仿真结果表明,该SPI接口能够支持多种工作模式和通信方式,同时确保数据传输有效。

    2018年05期 v.18;No.181 28-32页 [查看摘要][在线阅读][下载 2174K]
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  • 一种用于FPGA的片上可配置SRAM设计

    王文;曹靓;王栋;

    在FPGA中,需要采用片上SRAM存储器来进行数据的快速存取。但是在传统的SRAM存储器设计中,SRAM的容量、数据位宽等都是定制设计,难以满足FPGA可配置、高度灵活性的要求。提出一种用于FPGA的可配置SRAM设计,允许FPGA用户通过配置,实现不同数据位宽、不同存储容量的SRAM存储器。可配置SRAM可以适应不同的具体应用,改进了传统SRAM存储器的不足,将各种不同数据位宽下存储资源的利用率提高到88.9%以上。在SMIC 0.15μm工艺下的仿真结果显示,在直通模式下存储器的读出延时为1.67 ns。

    2018年05期 v.18;No.181 33-37页 [查看摘要][在线阅读][下载 2587K]
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  • 一种对相频检测器反馈延时设计的研究

    王兴宏;谢长生;张艳飞;

    在电荷泵锁相环中,边沿触发相频检测器对反馈延时有较高的设计要求,相频检测器有效输出脉冲宽度与时钟周期的不匹配会引入相位检测风险,严重影响电荷泵锁相环设计。为降低这一风险的影响,采用UMC 40 nm工艺搭建测试结构,验证说明如何在信号脉冲宽度和信号建立时间方面设计合理延时,得出仿真数据,最终验证反馈延时对相频检测器的重要性。

    2018年05期 v.18;No.181 38-40+44页 [查看摘要][在线阅读][下载 2311K]
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  • 利用TCL实现用户约束文件的解析

    李卿;惠锋;董志丹;

    用户约束在EDA工具使用中至关重要,是其重要组成部分。针对用户约束规则复杂、多变的问题,该文讲述了一种利用TCL实现用户约束文件解析的方法。首先声明约束规则,然后定义解析规则,最后读取用户约束文件并逐行解析。当约束规则更改或者添加新的约束规则时只需要修改或添加相应的声明、解析规则即可,从而达到设计的简洁性、灵活性、可扩展性,在自主研发EDA工具中具有较大的实际应用价值。

    2018年05期 v.18;No.181 41-44页 [查看摘要][在线阅读][下载 2375K]
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产品、应用与市场

  • 基于定焦扫描和软解码算法技术的高速扫描模组研究

    赵华;黄靖;张俊周;曾俊;

    一般采用手机的普通摄像头进行扫描,扫描效率低、准确率低,所以目前行业终端大都采用专业扫描头,但专业扫描头体积大、成本高。因此研究出一种基于定焦手机摄像头的可以取代或者接近专业扫描头水准的扫描系统及方法,其特点在于减小扫描头体积,并确保了扫码效率及准确率。

    2018年05期 v.18;No.181 45-47页 [查看摘要][在线阅读][下载 2103K]
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  • 中科芯集成电路股份有限公司诚聘英才

    <正>中科芯集成电路股份有限公司位于风景秀丽的无锡太湖之滨、锡惠山麓、大运河畔。在无锡形成一总部二基地,现有南京、北京、深圳、长沙四个研发中心,正在筹备上海、成都、西安三个研发中心。现有职工2000人,其中中国工程院院士1名,国务院政府津贴专家30名,高级工程师以上人员200余名。

    2018年05期 v.18;No.181 48页 [查看摘要][在线阅读][下载 3981K]
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