电子与封装

Electronics & Packaging


封装、组装与测试

  • 一种基于FPGA的冲击应力下空封键合线短接判定方法

    黄晓彬;王培培;季振凯;

    陶瓷封装集成电路广泛用于高可靠宇航等产品中,但其空封结构却容易导致内部键合线在受到外部机械冲击后引起相邻键合线短接,影响电路正常工作。在综合考虑高速摄像机和电学组合判定的基础上,提出了一种基于FPGA的新型键合线短路判定方法。该方法理论上适用于任意封装管脚的FPGA电路端口判定,实测基于CQFP228封装进行实时判定。由实验证明,该方法可以直观明确地得到短接键合线的位置,大大降低后期判定步骤,进一步提高了判定准确率。

    2018年08期 v.18;No.184 1-4+27页 [查看摘要][在线阅读][下载 1329K]
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  • 集成电路真伪辨识方法

    吕栋;虞勇坚;邹巧云;

    随着电子产品的高度集成化,电子元器件不断更新换代,旧版本的集成电路逐步停产,加上国外公司的禁运等多种因素的影响,翻新、假冒和伪劣的集成电路越来越多,给电子产品和军用装备的可靠性带来很大的风险。按照从简单到复杂、从外部到内部、从非破坏性到破坏性的顺序介绍了几种辨识假冒伪劣集成电路的方法,通过检查集成电路的外部标识、引线、表面状况以及内部工艺,配合二筛的环境适应性试验及电性能测试,可以有效判断是否为假冒伪劣集成电路。

    2018年08期 v.18;No.184 5-8页 [查看摘要][在线阅读][下载 1367K]
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  • 一种基于CS32F0XX芯片的ADC测试结构的优化方法及其FPGA实现

    王月玲;杨晓刚;鲍宜鹏;

    随着超深亚微米工艺的发展和So C基于IP核的设计,使芯片逻辑功能越来越复杂,需要更多的引脚和测试资源。为了满足不同客户的需求,要求芯片的引脚数有灵活性,这直接导致了对芯片测试资源使用有所限制。使用较少的硬件资源,完成复杂的逻辑功能测试,是芯片测试逻辑设计的核心技术之一。主要介绍对ADC所需的测试资源的优化,首先介绍了传统ADC测试结构及其局限性,然后介绍了ADC优化后的测试结构,使之能够在较少芯片引脚资源的条件下保证测试灵活性。在此基础之上,搭建了ADC数模仿真环境,并使用NC-SIM软件对ADC基本功能进行了仿真测试。

    2018年08期 v.18;No.184 9-12页 [查看摘要][在线阅读][下载 831K]
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电路设计

  • 12位单斜ADC的设计

    陈科全;唐鹤;郑炯卫;杨磊;甄少伟;张波;

    介绍的单斜ADC(Analog-to-Digital Converter,ADC)应用于三维成像激光焦平面读出电路,将读出电路检测到的电压模拟信号转换为数字信号,便于后续的信号处理。根据焦平面阵列规格、对信号精度和速度的需求,选择采用单斜结构ADC,其中斜坡发生器和计数器两个模块可以所有列共用,每列只需一个比较器和寄存器。斜坡发生器采用分段电容阵列结构,大大减小了芯片面积。由于ADC精度较高,也对比较器进行了失调校准,同时提出了一种新结构,使得比较器输入范围扩大至轨到轨。提出的ADC基于0.18μm CMOS工艺进行设计,输入电压量化范围为1.1 V,量化精度为12位,转换速度为5 kHz。

    2018年08期 v.18;No.184 13-16页 [查看摘要][在线阅读][下载 343K]
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  • 7nm工艺下片上电感耦合情况研究

    吴双;高博;龚敏;

    基于TSMC N7工艺,使用了Cadence公司的Virtuoso和Lorentz Solution公司的Peak View作为仿真与验证平台,在不同的电磁屏蔽条件下,对制作在最上两层金属上的两个相互之间距离变化的片上电感的耦合情况进行了研究。通过二者电感值的改变,分析了其耦合关系,以丰富射频器件模型。

    2018年08期 v.18;No.184 17-22页 [查看摘要][在线阅读][下载 4386K]
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  • 一种应用于唤醒电路的高精度RC振荡器

    朱明旺;李天望;

    设计了一种应用于唤醒电路、能够完全集成的33.7 k Hz RC振荡器。该振荡器采用了由NMOS电压跟随器和一个由PTAT基准电流源提供偏置的快速翻转复制反相器构成的局部电压调整电路。该技术能够降低振荡器核心电路的功耗,降低核心电路对电源电压变化的灵敏度。振荡器基于NEX chip 0.15μm CMOS工艺进行设计,在-40~80℃的温度范围内最大相对频率变化约为0.353%,在-40~40℃的温度范围内相对频率变化约为±0.62‰,能够适应国内各地区的应用环境。

    2018年08期 v.18;No.184 23-27页 [查看摘要][在线阅读][下载 884K]
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  • 一种MCU可测性优化设计

    范学仕;刘云晶;

    为了降低测试成本,提高测试效率,将测试资源划分技术和测试端口复用技术相结合,基于ATE外部测试和BIST内部测试的优点,进行可测性设计。基于ATE的外部测试方法,设计了数字逻辑SCAN链和模拟IP测试模式。基于BIST内部测试方法,设计了MBIST电路,对Memory进行测试。为更高效地下载程序和功能验证,设计了支持标准SPI协议的通用测试接口;同时设计了测试模式管理模块,对整个可测性设计进行优化,可实现多个IP同时测试,并在实际芯片中得到验证。

    2018年08期 v.18;No.184 28-32页 [查看摘要][在线阅读][下载 1312K]
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  • 一种无运放输出可调的带隙基准电压源设计

    杜士才;方芳;李娟;

    设计了一种输出可调的带隙基准电压源。该电路结构简单,无运放结构,避免了运放失调电压对基准电压源精度的影响。调整电阻即可调整带隙基准的输出电压。该设计基于TSMC 0.18μm BCD工艺,采用Spectre进行仿真。仿真结果显示,在电源电压2~6 V、温度-55~125℃的范围内,可产生输出可调的带隙基准电压,最大功耗为57μW。

    2018年08期 v.18;No.184 33-35页 [查看摘要][在线阅读][下载 734K]
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微电子制造与可靠性

  • 90nm浮栅型P-FLASH器件总剂量电离辐射效应研究

    朱少立;汤偲愉;刘国柱;曹立超;洪根深;吴建伟;郑若成;

    研究了基于90 nm e FLASH工艺制备的浮栅型P-Channel FLASH单元的总剂量电离辐射效应,主要研究了FLASH单元随总剂量增加的变化规律及编程/擦除时间对FLASH单元抗总剂量能力的影响。研究表明:随着总剂量的增加,浮栅型P-FLASH器件"开"态驱动能力(Idsat)、"关"态漏电(Ioff)及跨导(gm)未发生明显退化,但"擦除/编程"态的阈值窗口明显减小,且呈现"编程"态阈值电压(VTP)下降幅度较"擦除"态(VTE)快的特征;编程/擦除时间的增加会导致FLASH单元阈值电压漂移量,对编程态FLASH单元,编程时间的增大导致阈值电压漂移量增大,而对于擦除态器件FLASH单元,擦除时间的增加导致阈值电压漂移量减小。综上所述,总剂量的增加仅引起浮栅型P-FLASH单元阈值电压的漂移,即浮栅内电荷的转移;编程/擦除时间的增加导致FLASH单元阈值电压漂移量的差异,主要是由于编程/擦除应力时间的增加导致隧道氧化层及界面处陷阱电荷的引入所引起的。

    2018年08期 v.18;No.184 36-40+43页 [查看摘要][在线阅读][下载 909K]
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  • 一种NMOS管体区漏电特性的研究

    李路;乔明;

    介绍了一种25 V NMOS器件结构,针对NMOS管实验结果中出现的漏电问题进行了测试与仿真分析。根据分析结果提出工艺改进方案,验证并成功改进了漏电问题。

    2018年08期 v.18;No.184 41-43页 [查看摘要][在线阅读][下载 726K]
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  • 功率VDMOS(带氮化硅结构)的UIS失效改善

    冯超;王振宇;郝志杰;

    功率VDMOS器件是最为普遍的开关器件。而UIS发生过程是指功率VDMOS器件在整个系统中所能承受的最严峻电应力以及热应力的考验过程,所以抵抗UIS失效能力成为衡量其可靠性的重要指标。针对UIS的测试方法和机理做了简单的介绍,同时针对某款功率VDMOS产品的UIS改善方案进行了详细的描述。

    2018年08期 v.18;No.184 44-48页 [查看摘要][在线阅读][下载 1952K]
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